[전자 공학] Set-up time vs Hold-up time

글의 참고

- https://www.linkedin.com/pulse/how-important-hold-up-time-power-supplies-mo-al-akayshee/

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글의 전제

- 밑줄로 작성된 글은 강조 표시를 의미한다.

- 그림 출처는 항시 그림 아래에 표시했다.

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글의 내용

- Overview

" flip-flop 의 set-up time 과 hold-up time 은 IC design engineers 들의 interview questions 으로 자주 등장한다. 임베디드 SW 개발자에게는 데이터 시트를 분석할 때, set-up time 과 hold-up time 에 대한 부분을 모르고 있으면, 사수에게 쌍욕을 먹을 수 있다. 각각의 정의는 다음과 같다.

1. set-up time : clock signal 이 트리거 엣지 되기전에, data input signal 라인이 반드시 stable 한 상태로  유지되어야 하는 시간
2. hold-up time : clock signal 이 트리거 엣지 된후에, data input signal 라인이 반드시 stable 한 상태로 유지되어야 하는 시간

 

 

" set-up time / hold time 을 알아보기 전에 몇 가지 전제 조건을 기억하고 가자.

1. set-up time / hold time 은 output signal 에는 관심이 없다. input signal 만 관심이 있다.
2. set-up time / hold time 은 clock edge 시점에만 관심이 있다.

 

 

" set-up / hold-up time 의 필요성은 실제 signal 의 slew rate 를 확인해보면 쉽게 이해할 수 있다. 아래 그림을 보면, 실제 clock signal level 은 갑자기(이산적으로) 증가하는게 아니라, 대각선(연속적으로) 방향으로 증가한다.

 

 

" 예를 들어, 전압이 0V -> 1.8V 로 바뀌는게 아니다. 0.2 -> 0.6 -> 1.1 -> 1.5 -> 1.8 처럼 연속적으로 증가한다. 1.8V 까지 모두 올라왔을 때 실제 1 이라고 인식할 수 있다. 이 때, `0V -> 1.8V` 까지 값이 안정적으로 유지될 때 까지 기다리는 시간을 `set-up & hold-up time` 이라고 한다.

the reason behind setup time and hold time is the time required for the input transistors to respond to the particular signal.... it involves charging of capacitors and switching of the transistor.
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Requirement for set-up time: Input node takes some time to charge ( parasitic capacitance or oxide capacitance+ parasitic capacitance. so it is required to get the exact voltage at the node.

Requirement for hold time: since transistor takes finite time in triggering , so when u trigger urs transitor with respect to clk , this is time required to hold the incoming data stable till the triggers does not propagate. otherwise u will sample wrong data.
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Flip-flops are bistable devices. However to switch the state you need to drive the gate for a finite time. If your input is short, the output will revert back to the original state. Thus we need hold time to successfully switch the state. for setup time, After you apply the input signal it takes some time to charge/discharge the input capacitors. Before that the input nodes will have wrong voltages. Thus set-up time is required to fully prepare the input for sampling ...

- 참고 : https://www.edaboard.com/threads/why-setup-time-is-needed.109888/

If the capacitance associated with the data path is too large, it can affect how quickly the signal can transition to the desired level in response to a changing input. This can lead to a longer setup time requirement to ensure that the signal has settled to the correct level before the clock edge arrives.
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This capacitance determines how quickly the gate voltage can change and, consequently, how fast the transistor can switch on or off.
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" 그렇면, set-up time 은 왜 필요할까? 디지털 회로에서 로직 `0 -> 1` 혹은 `1 -> 0` 으로의 신호 전환은 반드시 해당 로직과 관련된 캐패시터를 충전 및 방전을 해야 한다. 그리고, 클락 신호의 트리거는 결국 트랜지스터에 의한 스위치 On / Off 와 같다. 그런데, 트랜지스터의 On / Off 속도는 해당 데이터 패스와 연관있는 캐패시터가 얼마나 빨리 충전 및 방전을 할 수 있냐와 연관되어 있다. 즉, clock signal 을 변경하기 위해서는 data path 의 캐패시터가 확실하게 0 혹은 1 로 되어있어야 한다는 것이다. 이 캐패시터가 확실하게 충전 및 방전이 되는 구간을 `set-up time windows` 이라고 한다. 그런데, set-up time windows 에서 data input signal 이 바뀌면, 이 시점에 캐패시터의 충전 및 방전 구간이 안전하게 보장되지 않으므로, clock signal 을 변경할 트랜지스터가 스위칭하지 못하게 된다.

 

 

 

 

- Hold-Up Time in voltage

" 지금까지 설명했던 hold-up time 은 clock signal 과 관련된 얘기였다. 이 섹션에서 설명할 hold-up time 은 전원 공급과 관련한 용어다. 전원 공급 관련해서 언급되는 hold-up time 은 입력 전원이 차단되었을 때, 출력 전압이 일정 시간동안 보장되는 것을 의미한다. hold-up time 을 통해서 디바이스가 갑자기 전원이 끊기는 현상을 방지함으로써, 데이터의 손실을 최소화할 수 있다.

When it comes to power supplies, hold-up time is a critical specification that can greatly impact the performance of electronic devices. Hold-up time refers to the amount of time a power supply can maintain its output voltage during a temporary loss of input power. In this article, we will explore the importance of hold-up time in power supplies and how it affects the performance of electronic devices.
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The importance of `hold-up time` in power supplies can be demonstrated by examining the effects of a power interruption on electronic devices. When input power is lost, the output voltage of the power supply drops to zero. Without a sufficient hold-up time, electronic devices may experience a sudden loss of power, leading to data loss, system crashes, and hardware damage. In some cases, a power interruption can cause the system to enter an infinite loop or corrupt the file system, resulting in permanent damage to the device.

Hold-up time is especially critical in applications where downtime can result in significant financial or safety implications. For example, in an industrial setting, a power interruption can cause a complete shutdown of a production line, leading to lost production time and revenue. Similarly, in medical equipment, a power interruption can result in patient harm, especially in critical care settings where life support systems are involved. As such, it is essential for the power supply to have an adequate hold-up time to prevent such scenarios.

- 참고 : https://www.linkedin.com/pulse/how-important-hold-up-time-power-supplies-mo-al-akayshee/

 

 

 

- PS_HOLD

" `PS_HOLD` 퀄컴칩에서 자주 사용되는 핀이다. 전력 공급을 하기 위해 이 핀을 SET 하고, 이 핀을 CLEAR 하면 `restart/power-off`를 할 수 있다고 한다. 즉, MSM 칩셋을 `restart / poweroff` 하기 위해서는 가장 먼저 PS_HOLD 핀이 LOW가 되어야 한다.

MSM Restart Driver

A power supply hold (ps-hold) bit is set to power the msm chipsets.
Clearing that bit allows us to restart/poweroff. The difference
between poweroff and restart is determined by unique power manager IC
settings.

Required Properties:
-compatible: "qcom,pshold"
-reg: Specifies the physical address of the ps-hold register

Example:

	restart@fc4ab000 {
		compatible = "qcom,pshold";
		reg = <0xfc4ab000 0x4>;
	};

 

 

" PS_HOLD는 실제로 보면, SoC가 `ON` 상태가 되는 시점에 HIGH 가 된다. 그리고, 위의 설명에서와 같이 `POWER-OFF` 가 되는 제일 초기 시점에 PS_HOLD 가 가장 먼저 LOW 로 내려 간다.

 

https://developer.qualcomm.com/download/sd600/pmm8920-power-management-module-device-specification.pdf